Abstract Generation

將 Full-Custom Design Layout 進行 abstract generation，抽取 pin metal layer、pin 位置等訊息後，得到的 lef 檔經過轉檔後可以給 IC Compiler 使用，進行 place and route。

Abstract Generation 流程

1. 用 virtuoso 建立一個 library，並 import GDS
2. 開啟 abstract &
3. Open library
4. Move top cell to block：Cells -> Move -> Block
5. Import logic：加入 verilog module，須包含 in/out pins 定義
6. Pin definition
7. Extraction：所包含的 metal、via 會決定抽取出的資訊多少，太多可能會失敗
8. Abstract
9. Export LEF
10. Convert LEF to CEL and FRAM

注意事項

• Pin 的金屬要畫到 layout 的邊界
• 出 signal pin 不要用 metal 1，會被 standard cells 的 power rail 擋住
• 出 power pin 避免用 metal 1，容易與 standard cells 的 power rail 發生DRC error
• 出 power pin 要遵守水平與垂直方向的金屬層定義 (HVH 或 VHV)
• APR 進行時需設置 placement blockage 在 macro 四周，避免 standard cell 或 core filler 擺放時太靠近 macro 內部的 device，造成 DRC error