2021年7月2日 星期五

Abstract Generation

將 Full-Custom Design Layout 進行 abstract generation，抽取 pin metal layer、pin 位置等訊息後，得到的 lef 檔經過轉檔後可以給 IC Compiler 使用，進行 place and route。

Abstract Generation 流程

  1. 用 virtuoso 建立一個 library，並 import GDS
  2. 開啟 abstract &
  3. Open library
  4. Move top cell to block：Cells -> Move -> Block
  5. Import logic：加入 verilog module，須包含 in/out pins 定義
  6. Pin definition
  7. Extraction：所包含的 metal、via 會決定抽取出的資訊多少，太多可能會失敗
  8. Abstract
  9. Export LEF
  10. Convert LEF to CEL and FRAM





注意事項

  • Pin 的金屬要畫到 layout 的邊界
  • 出 signal pin 不要用 metal 1，會被 standard cells 的 power rail 擋住
  • 出 power pin 避免用 metal 1，容易與 standard cells 的 power rail 發生DRC error
  • 出 power pin 要遵守水平與垂直方向的金屬層定義 (HVH 或 VHV)
  • APR 進行時需設置 placement blockage 在 macro 四周，避免 standard cell 或 core filler 擺放時太靠近 macro 內部的 device，造成 DRC error





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2021年5月18日 星期二

Virtuoso Layout 備忘錄

  • 顯示/隱藏 instance 內容
          Shift + f / Ctrl + f
  • 取消尺規自動貼齊
          k -> 滑鼠右鍵 -> smart snapping off
  • 畫斜的 path
          Create -> Shape -> Path (p) -> 按下F3
  • 在 LVS 時忽略 Dummy 電晶體 

          Setup -> LVS Options


  • Pin 用特定金屬的 pin layer (pn) 來標示
          Pin 不要打在尺規上，否則清除尺規時 pin 會一起消失


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2020年10月30日 星期五

Compute-in-Memory

 
Crossbar Array (12x12) for Convolutional Layer
https://ieeexplore.ieee.org/abstract/document/7479502
- July 2016
- First demonstration of crossbar RRAM for conv operation

- Dec. 2017
- First demonstration of 1T1R array for conv operation

1T1R Array (Eight 2048-Cell Arrays) for CNN
- Jan. 2020
- Off-chip ARM core for ReLU
- 11,041 GOPS/W with 96% accuracy on MNIST

1T1R Array for Ternary Weights Binary Inputs CNN
- Aug. 2019
- FPGA for controller, activation function and pooling
- 16.95 TOPS/W with 97% accuracy on MNIST

1T1R Array (Eight 256x512 Arrays) for Multibit Input, Weight and Output CNN
- Jan. 2020
- 2-bit input, 3-bit weight and 4-bit output
- 53.17 TOPS/W for 1-bit input
- 21.9 TOPS/W for 2-bit input
- Accumulation parallelism: 9

1T1R Array (Eight 512x512 Arrays) for Multibit Input, Weight and Output CNN
- Feb. 2020
- 2-bit input, 4-bit-weight and 10-bit output
- 45.52 TOPS/W
- Accumulation parallelism: 16

1T1R Array (48 256x256 Arrays) for Multibit Input, Weight and Output CNN
- Aug. 2022
- Use voltage-mode sensing instead of current-mode sensing
- 8-bit input, 4-bit-weight and 10-bit output
- 43 TOPS/W for 1-bit input
- 40 TOPS/W for 2-bit input
- 16 TOPS/W for 4-bit input
- 7 TOPS/W for 8-bit input
- Accumulation parallelism: 256


Reference Survey Paper


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2020年8月30日 星期日

喜歡的影視

 電影

雨人、心靈捕手、火線大逃亡、少年Pi的奇幻漂流、上帝之子、關鍵少數、悲慘世界、賽德克巴萊、新天堂樂園、與神同行、KANO、孤味、高年級實習生、流浪地球、葉問、遇見街貓BOB、心中的小星星、幸福綠皮書、末代武士、奇蹟·笨小孩、刺激1995、峰迴路轉、大賣空、分秒幣爭

動畫

可可夜總會、風之谷、龍貓、天空之城、魔法公主、魔女宅急便、神劍闖江湖

電視劇

通靈少女、茶金、用九柑仔店、警察榮譽、非常律師禹英禑、重啟人生、舞伎家的料理人

紀錄片

大地之吻、RBG不恐龍大法官、社子島少年行


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2020年6月1日 星期一

Sheet Resistance


當我們要將設計好的電路進行製造之前，我們要進行 layout，也就是畫出電路的佈局圖。在進行 pre-simulation 時，電路模型是很理想的情況，不會考慮導線上的寄生電阻和電容，當我們進行佈局時，導線的長、寬、間距就會影響到這條導線的電阻和電容值。

一般導線的電阻值是由小方塊的導線電阻去計算出來的，這個小方塊的導線電阻稱為 sheet resistance。在製程文件裡面，通常會看到 sheet resistance 與 W/S 有關，其中 W 即是小方塊導線的寬度，而 S 則是導線與其他導線的間距。

導線之間的間距影響的應該是電容值吧？為什麼會影響電阻值呢？

原因與半導體製造的過程有關，一條導線是單獨存在，還是旁邊有其它導線存在，會影響製造時蝕刻的速率，造成金屬線的特性產生差異。

Reference


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2020年5月21日 星期四

電晶體模型之分類


在 model 中常見的名詞：
  • SVT：standard threshold voltage
  • LVT：low threshold voltage
  • HVT：high threshold voltage
  • Native：threshold voltage approaches 0V
  • Overdrive：通常在較先進製程中，元件所能承受的電壓也較小，但可以透過加大 Lmin (最小 channel length)，使元件能夠承受較高的電壓。
  • Underdrive：類似於 overdrive，在相同製程中，由於某些電路區塊的電壓較低，可以放寬 Lmin 的限制，讓元件的 channel length 可以小一點。


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模擬製程偏移對電路的影響


在做電路模擬時，通常有以下幾種不同的模擬情境：
  1. Total corner
  2. Global corner + Local MC
  3. Local MC only
  4. Global MC + Local MC

Total Corner

電路中所有的電晶體都會套用同一種 corner 的電晶體 Vth。一般在模擬時，至少須包含以下幾種 corner：TT、SS、FF、SF、FS，其中的 T、S、F 分別代表電晶體的速度為 typical、slow、fast，前者為 NMOS，後者為 PMOS。

Global Corner + Local MC

首先我們從 TT、SS、FF、SF、FS 中選定一個 corner，所有電晶體 Vth 的平均值就由這個選定的 corner 來決定，而每一個電晶體又會依此平均值而產生製程偏移。

Local MC Only

所有電晶體 Vth 的平均值都是 TT corner，但每一個電晶體會依此平均值產生製程偏移。

Global MC + Local MC

每一個電晶體的 Vth 可能落在不同的 corner 當中。


Reference

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