Delay 的來源
- Gate delay
- Interconnect delay
- Speed-of-light delay
- RC delay
Speed-of-light delay 正比於連線長度，而 RC delay 則正比於連線長度的二次方。在舊製程中，由於 gate delay 較大，因此 RC delay 可以忽略不計。然而當製程微縮時，gate delay 越來越小，此時 RC delay 的影響就越來越大。
Coupling Noise 的成因
根據 Maxwell's Equation，當一個導體上的電壓和電流改變時，所產生的電場和磁場會對周遭的其他導體產生影響，稱為電容性串擾 (capacitive crosstalk) 和電感性串擾 (inductive crosstalk)。當導體距離越近，或是導體邊緣越尖銳，crosstalk 現象就越嚴重。
Wire Resistance
R = pL/Wtp: resistivity
L: wire length
W: wire width
t: wire thickness
Wire Capacitance
一般導線上對 substrate 的寄生電容大小大約是相同大小的電晶體的十分之一。隨著製程越來越先進，導線彼此間的距離越來越小，因此導線間的 coupling capacitance 的影響也越來越顯著。Wire Delay Modeling
Pi model 和 T model 的準確度比 L model 還要高，相同的一段導線上的 delay，若用 4 段 Pi model 來模擬，其誤差可小至 5%。然而若使用 L model，則需要分成 64 段。Capacitive Crosstalk
當一條導線和另外一條導線相鄰時，會產生 coupling capacitance。這個 coupling capacitance 可以合併到 substrate capacitance 當中，以簡化 delay modeling，其轉換的方法為：若發生 coupling 的對象導線上是靜態的訊號，其 coupling capacitance 可以直接併入 substrate capacitance；若發生 coupling 的對象導線上的訊號是反向的 (一個上升一個下降)，則其 coupling capacitance 需加倍計入 substrate capacitance 中；若兩條導線上的訊號是同方向 (一起上升或一起下降)，則其 coupling capacitance 可忽略不計。以上所描述的是很理想的情況，實際上，導線上的訊號改變複雜得多。一條導線上訊號的改變，常常會對另一條訊號線造成干擾，進而產生 noise，此 noise 的大小，可以藉由 coupling capacitance 與 substrate capacitance 的分壓來得知。其他問題
- IR Drop: 由於電流在導線上傳遞時，會因導線上的電阻而產生電壓下降，在供應電壓較低的晶片上，IR drop 將造成晶片內部或距離 power pad 較遠處的供應電壓不足的問題，因此晶片需要有更多 power pad 從不同位置供電。
- Electromigration: 在直流電流經一條導線時，電子移動時會撞擊導線中的金屬原子，經年累月的使用後，可能造成導線中的金屬原子離開原來所在位置，造成導線斷線。一般來說，一條寬 1 um 的導線，其電流不得超過 1 mA。
- Self-Heating: 當電流在導線中流動時，會因導線電阻而產生熱，由於周圍的氧化物絕緣體同時也是熱的不良導體，因此熱會逐漸累積在導線上。而當導線溫度上升時，其電阻也會上升，因此產生更多的熱，最終可能造成導線熔斷。
Reference
Harris, D. (1997). High Speed CMOS VLSI Design–Lecture 4: Interconnect RC
